Saputra, Febriyadi (2009) SIMULASI ADDER DAN SUBSTRACTOR UNTUK PRAKTIKUM DIGITAL DI LABOR TELKOM. Other thesis, Politeknik.
![[img]](http://repository.unand.ac.id/style/images/fileicons/other.png)
|
PDF (SIMULASI ADDER DAN SUBSTRACTOR UNTUK PRAKTIKUM DIGITAL DI LABOR TELKOM)
- Supplemental Material
Available under License Creative Commons Public Domain Dedication. Download (293Kb) | Preview |
Abstract
Penerapan dari sebuah gerbang logika di zaman ini terus berkembang karena gerbang logika menjadi basis sistem yang dapat dikembangkan lagi menjadi teknologi yang lebih baru. Rangkaian aritmatika pada dasarnya merupakan rangkaian kombinasional yang outputnya tidak tergantung pada kondisi output sebelumnya hanya tergantung pada present state dari input Dalan Tugas Akhir ini membahas Rangkaian penjunrlah dan pengurang (Adder dan Substractor) yang termasuk kedalam rangkaian aritmatika.
| Item Type: | Thesis (Other) |
|---|---|
| Subjects: | T Technology > T Technology (General) |
| Unit atau Lembaga: | UNSPECIFIED |
| Depositing User: | SSi Resta Yanda |
| Date Deposited: | 03 May 2011 03:08 |
| Last Modified: | 03 May 2011 03:08 |
| URI: | http://repository.unand.ac.id/id/eprint/12628 |
Actions (login required)
 |
View Item |
